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ADSP-BF561 
Timer Cycle Timing
Table 30 and Figure 27 describe timer expired operations. The
input signal is asynchronous in width capture mode and exter-
nal clock mode and has an absolute maximum input frequency
of f SCLK /2 MHz.
Table 30. Timer Cycle Timing
Parameter
Min
Max
Unit
Timing Characteristics
t WL
t WH
Timer Pulse Width Input Low 1 (Measured in SCLK Cycles)
Timer Pulse Width Input High 1 (Measured in SCLK Cycles)
1
1
SCLK
SCLK
Switching Characteristic
t HTO
Timer Pulse Width Output 2 (Measured in SCLK Cycles)
1
(2 32 –1)
SCLK
1
2
The minimum pulse widths apply for TMRx input pins in width capture and external clock modes. They also apply to the PF1 or PPIxCLK input pins in PWM output mode.
The minimum time for t HTO is one cycle, and the maximum time for t HTO equals (2 32 –1) cycles.
CLKOUT
t HTO
TMRx
(PWM OUTPUT MODE)
TMRx
(WIDTH CAPTURE AND
t WL
t WH
EXTERNAL CLOCK MODES)
Figure 27. Timer PWM_OUT Cycle Timing
Rev. E |
Page 39 of 64 |
September 2009
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